应用串行NOR闪存提升内存处理能力

发布时间：2020-07-21 17:49:41 阅读：次来源：模具钢厂家

在嵌入式系统中，NOR闪存一直以来仍然是较受青睐的非易失性内存，NOR器件的低延时特性可以接受代码执行和数据存储在一个单一的产品。虽然NAND记忆体已成为许多高密度应用的首选解决方案，但NOR仍然是低密度解决方案的首选之一。未来闪存产品具有快速发展的趋势，可以发现，闪存产品从低密度、低性能、低功能的发展特点转变为高密度、高性能、高功能的发展特点。Spansion的NOR闪存广泛运用于汽车电子、医疗设备、通讯设备、机顶盒等。SPI Flash特性SPI串行结构的EEPROM最早出现于20世纪80年代中期，由摩托罗拉在其MC68HC系列中首先引入，MicroWire是由国半制定的总线标准，它和SPI非常相似，只是MicroWire的时钟极性CPOL和时钟相位CPHA是固定的，均为0。I2C也是出现在80年代，由Philips制定，它通过一条数据线和一条时钟线实现半双工通信，I2C总线接口实现了最简单的总线接口方式。三种标准如图1所示。SPI和MicroWire很相近，速度非常快，且在设计中无需上拉电阻，可以支持全双工通信操作，抗干扰能力强，缺点是需要占用较多的数据总线，且需要为设备分配单独的片选信号，没有接收数据的硬板机制。对I2C总线来说，它占用的总线较少，可以多个设备共同用一根总线，支持接收数据的硬板机制，缺点是速度较低，为3.4MHz以下，只支持半双工的操作，设计时需要上拉电阻，且对噪声的干扰相对敏感。

本文引用地址：图1 三种总线标准SPI的接口从传统的单进单出已经提升到双进双出或者四进四出。如图2所示，通过单向输入SI，输出SO变为双向的传输，同时将WP引脚和HOLD引脚复用为双向的IO口来实现多IO口的接口通信，其协议及基本的读写操作和原始EEPROM兼容，同时硬件上实现简单的完全兼容。相对于传统的并行NOR Flash而言，SPI NOR Flash只需要6个引脚就能够实现单I/O，双I/O和4个I/O口的接口通信，而并行的NOR Flash则至少需要40个引脚。人们普遍使用的是标准NOR Flash异步读模式，而ADM及地址数据信号复用，这种并行NOR Flash引脚数相对较少，通过实现突发读模式，其数据输出最快可超过120MB/s，SPI具有较少的引脚，同时，通过采用DDR的方式读操作，在80MHz的时钟下，其数据输出可以达到80MB/s，甚至超过并行NOR Flash的异步读速度。

图2 SPI的接口转变在过去的几年中，随着直接CPU 内存映射功能的支持， SPI的读操作取得了极大的进步，而传统的SPI外设控制器仍然在用于传统的SPI的读或别的操作，相比之下，通过CPU的直接读取操作，速度比通过SPI控制器来的更快，延迟低。SPI双通道控制器示意图如图3所示，双通道可以使SPI的数据输出增加一倍，硬件上将片选和时钟共用的话，只需要10个引脚就能实现SPI Flash所有功能。可以考虑，实现一片SPI Flash 8bits数据的传输，从而提升SPI Flash的数据输出能力。

图3 SPI双通道控制器关于SPI时序对读速度的影响，如图4所示。tV是指时钟的下降沿到有效数据输出所需要的时间，一般最大为8ns。tHO是数据输出后到下一个时钟下降沿可持续的时间，一般最小值0ns。这两个参数和时钟频率一起决定了SPI Flash的最大数据输出速度。事实上，tHO在实际应用中并不能像时钟周期一样可以无限压缩，而往往都会大于0ns。早期的4个I/O口输出协议需要对地址和数据分别串行传送。如，8个命令周期加上24个地址周期至少需要32个时钟周期完成一个读操作命令周期，如果Flash的寻址超过128Mbits，仅地址周期就需要32个时钟周期，非常耗时。上拉电阻相关文章:上拉电阻原理